澳门尼威斯人

实验性质

基础验证性

实验学时

2

面向专业

电信学院所有专业

开课学期

第2学期

开课单位

电工电子实验教学中心

实验地点

电子技术EDA实验室（404）

实验目的

熟悉MAX+plusII的VHDL或VerilogHDL文本设计全过程，掌握简单组合逻辑电路的VHDL描述，文本输入设计和仿真，并进一步掌握译码器的工作原理。

实验仪器

计算机

实验原理

利用MAX+plusII的原理图输入方法设计简单组合电路

预习要求

EDA实验使学生了解通过软件仿真的方法可以高效的完成硬件电路设计的计算机技术，初步掌握自顶向下的设计方法、EDA设计流程等，会用原理图输入和硬件描述语言VHDL设计逻辑电路。

实验内容

1、使用VHDL的case语句，设计七段译码器的程序，并完成文本输入、编译、仿真。

2、用文本输入法设计带使能控制端的3/8译码器和 4/16译码器，并完成文本输入、编译、仿真。

实验方法

1、 3/8译码器部分VHDL程序

 module m0000001(a,b,c,g1,g2an,g2bn,y);
  input a,b,c,g1,g2an,g2bn;
  output[7:0]y;
  reg[7:0]y;
  wire[2:0]in;
  assign in={a,b,c};
  always @(in or g1 or g2an or g2bn)
  begin
  if(!g1)
     y=8'hff;
  else if (g2an | g2bn)
     y=8'hff;
  else

case(in)
     3'd0:y=8'b00111111;
     3'd1:y=8'b00000110;
     3'd2:y=8'b01011011;
     3'd3:y=8'b01001111;
     3'd4:y=8'b01100110;
     3'd5:y=8'b01101101;
     3'd6:y=8'b01111101;
     3'd7:y=8'b00000111;
     default:y=8'bx;
     endcase
  end
  endmodule

4/16译码器部分VHDL程序

module   decode7n(disp_data,outdata);

input[3:0] disp_data;

output[7:0] outdata;

reg[7:0] outdata;

always @(disp_data)            

begin

case (disp_data)       

4'h0:   outdata = 8'hc0;            //显示0

4'h1:   outdata = 8'hf9;            //显示1

4'h2:   outdata = 8'ha4;            //显示2

4'h3:   outdata= 8'hb0;             //显示3

          4'h5: outdata = 8'h92;         //显示5

4'h6:   outdata = 8'h82;            //显示6

4'h7: outdata = 8'hf8;             //显示7

        4'h8:   outdata = 8'h80;            //显示8

        4'h9:   outdata = 8'h90;            //显示9

        4'ha:   outdata = 8'h88;            //显示a

        4'hb:   outdata = 8'h83;            //显示b

        4'hc:   outdata = 8'hc6;            //显示c

        4'hd:   outdata = 8'ha1;            //显示d

        4'he:   outdata = 8'h86;            //显示e

        4'hf:   outdata = 8'h8e;            //显示f

                      endcase

                 end

                  endmodule

2、仿真波形

数据及处理

1、详细叙述文本输入法的设计流程。

2、部分程序及其对应的仿真波形及其分析报告。

思考题

1、 分析输出的仿真结果。

2、 说明组合逻辑电路3/8译码器部分VHDL程序和4/16译码器部分VHDL程序流程。

实验报告要求

实验报告的书写要包括以下几部分内容：

1、实验目的；实验原理；实验内容；实验步骤及方法；实验仿真；实验结论；思考题解答，详细叙述文本输入法的设计流程。

2、说明部分程序和对应的仿真波形及其分析报告。

3、根据实验结果，写出实验结论和体会